霍州市融媒体中心信息网网 10 月 17 日消息，第 70 届IEEE 国际电子设备年会（IEDM）将于 2024 年 12 月 7 日至 11 日在旧金山举行。
届时，诸如台积电、IMEC、IBM 和三星等各大『半导体』公司的研究人员将汇聚一堂，分享关于垂直堆叠互补场效应晶体管（CFET）技术的最新研究成果。
尽管GAA FET（全栅极环绕晶体管）技术还未获得业界大规模采用，但下一代 CFET 技术已被提上日程，这项技术被视为下一代『半导体』技术的重要发展方向，有望在未来实现进一步的工艺尺寸微缩。
CFET 的概念最早由 IMEC 研究所于 2018 年提出，即在同一区域内垂直堆叠 n 型和 p 型晶体管。根据 IMEC 的路线图，CFET 有望在 A5 工艺节点（预计约 2032 年）实现广泛量产。
台积电『工程师』将在会议上发表一篇关于 CFET 的论文，主要是介绍在 48nm 栅距（大致相当于现有 5nm 工艺的标准）上制造的全功能单片 CFET 反相器的性能。
该逆变器采用堆叠式 n 型和 p 型纳米片晶体管，台积电在设计中融入了背面触点和互连技术，极大地提高了器件的性能与设计灵活性。
实验表明，台积电生产的 CFET 器件展现出高达 1.2V 的电压传输特性以及仅 74~76mV / V 的亚阈值斜率，这意味着 CFET 在功耗方面的表现非常出色。
从技术上讲，这种架构为未来几年性能和功耗效率的持续提升以及晶体管密度的增加指明了途径。虽然这属于一个重要里程碑，但台积电也承认该技术目前尚未准备好用于商业生产。
IBM 和三星将展示一种“单片堆叠 FET”，这项研究提出了阶梯结构的概念，其中底部 FET 通道比上方通道更宽，可降低堆栈高度，并减少高纵横比工艺带来的挑战。
霍州市融媒体中心信息网网注意到，IMEC 将展示其在“双排 CFET”方面的研究成果，旨在进一步在垂直和水平方面扩展 CFET。
IMEC 认为，这种晶体管设计可以在 7A 级工艺节点中变得可行，A7 节点预计将在 1nm（A10）节点后出现，IMEC 路线图预测 CFET 将于 2032 年左右在 A5 节点进入主流领域。
